माइक्रोन और ताल अद्यतन ddr5 स्थिति, ddr4 की तुलना में 36% अधिक प्रदर्शन

वर्ष की शुरुआत में, ताल और माइक्रोन ने अगली पीढ़ी के DDR5 मेमोरी का पहला सार्वजनिक प्रदर्शन किया। इस महीने की शुरुआत में एक TSMC इवेंट में, दोनों कंपनियों ने नई मेमोरी टेक्नोलॉजी के विकास पर कुछ अपडेट दिए।

माइक्रोन और ताल DDR5 स्मृति में उनके अग्रिमों पर चर्चा करते हैं

DDR5 SDRAM की मुख्य विशेषता चिप्स की क्षमता है, न कि केवल उच्च प्रदर्शन और कम बिजली की खपत । DDR5 में I / O दरों को 4, 266 से बढ़ाकर 6, 400 MT / s करने की उम्मीद है, जिसमें 1.1 V की आपूर्ति वोल्टेज ड्रॉप और 3% की स्वीकार्य जिटर रेंज है । यह भी दो स्वतंत्र 32/40 बिट चैनल प्रति मॉड्यूल (बिना / ईसीसी के साथ) का उपयोग करने की उम्मीद है। इसके अतिरिक्त, DDR5 ने अतिरिक्त प्रदर्शन के लिए कमांड बस की दक्षता, बेहतर उन्नयन योजनाओं और बैंकों के एक बड़े पूल में सुधार किया होगा । ताल का कहना है कि DDR5 की बढ़ी हुई कार्यक्षमता 3200 MT / s पर भी DDR4 की तुलना में 36% अधिक वास्तविक-विश्व बैंडविड्थ की अनुमति देगा, और एक बार 4800 MT / s वास्तविक बैंडविड्थ 87% अधिक होगा। DDR4-3200 की तुलना में। DDR5 की सबसे महत्वपूर्ण विशेषताओं में से एक 16 जीबी से परे अखंड चिप्स का घनत्व होगा।

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अग्रणी DRAM निर्माताओं के पास पहले से ही 16Gb क्षमता वाले मोनोलिथिक DDR4 चिप्स हैं, लेकिन वे उपकरण भौतिकी के नियमों के कारण चरम घड़ियों को वितरित नहीं कर सकते हैं। इसलिए, DDR युग में उच्च डीआरएएम घनत्व और प्रदर्शन को एक साथ लाने के प्रयास में माइक्रोन जैसी कंपनियों के पास बहुत काम है। विशेष रूप से, माइक्रोन का संबंध चर प्रतिधारण समय और अन्य परमाणु-स्तर की घटनाओं से है, एक बार DRAM के लिए उपयोग की जाने वाली उत्पादन प्रौद्योगिकियां 10-12 एनएम तक पहुंच जाती हैं । सीधे शब्दों में कहें, जबकि DDR5 मानक घनत्व और शादी के प्रदर्शन को समायोजित करता है, अभी भी DRAM निर्माताओं द्वारा बहुत अधिक जादू किया जाना है।

माइक्रोन को 2019 के अंत तक अपनी 'सब -18 एमएन' विनिर्माण प्रक्रिया का उपयोग करके 16 जीबी चिप्स के उत्पादन की शुरुआत करने की उम्मीद है, हालांकि यह जरूरी नहीं है कि जिन वास्तविक अनुप्रयोगों में यह मेमोरी है, वे अगले साल के अंत तक उपलब्ध होंगे। ताल ने पहले ही TSDR की N7 (7nm DUV) और N7 + (7nm DUV + EUV) प्रक्रिया तकनीकों का उपयोग करके DDR5 IP (नियंत्रक + PHY) लागू कर दिया है।

DDR5 के प्रमुख लाभों को देखते हुए, यह आश्चर्य की बात नहीं है कि ताल की भविष्यवाणी है कि सर्वर नए प्रकार के DRAM का उपयोग करने वाले पहले अनुप्रयोग होंगे। ताल का मानना ​​है कि N7 + प्रक्रिया का उपयोग करने वाले ग्राहकों के SoCs इसका समर्थन करेंगे, जिसका अनिवार्य रूप से मतलब है कि चिप्स को 2020 में बाजार में आ जाना चाहिए।

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